2021年4月24日 星期六

HBLbits_Verilog Basic_Exams/m2014 q3

 HBLbits_Verilog Basic_Exams/m2014 q3

Consider the function f shown in the Karnaugh map below.




f = x1' x3 + x2 x4

module top_module (
    input [4:1] x, 
    output f );
 //f = x1' x3 + x2 x4
    assign f= (x[4]& x[2]) | (x[3]& ~x[1]);
endmodule

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