HBLbits_Verilog Basic_Module add

 HBLbits_Verilog Basic_Module add

The provided module add16 has the following declaration:

module add16 ( input[15:0] a, input[15:0] b, input cin, output[15:0] sum, output cout );







module top_module(
    input [31:0] a,
    input [31:0] b,
    output [31:0] sum
);
    wire cin1,cout1,cout2;
    assign cin1=1'b0;
//module add16 ( input[15:0] a, input[15:0] b, input cin, output[15:0] sum, output cout );
    add16 u1 (a[15:0],b[15:0],cin1,sum[15:0],cout1);
    add16 u2 (a[31:16],b[31:16],cout1,sum[31:16],cout2);   
    
endmodule