Verilog mod 4 counter using T flip flop

Verilog  mod 4 counter using T flip flop

module mod_16_4bit_counter( sysclk,Q);

   input sysclk;

   output wire [3:0]Q;

    T_FlipFlop       num_1(.clk(sysclk),.T(1'b1),.Q(Q[0]));

    T_FlipFlop       num_2(.clk(Q[0]),.T(1'b1),.Q(Q[1]));

    T_FlipFlop       num_3(.clk(Q[1]),.T(1'b1),.Q(Q[2])); 

    T_FlipFlop       num_4(.clk(Q[2]),.T(1'b1),.Q(Q[3]));

endmodule

       

//======================================       

module T_FlipFlop( clk,T, Q);

   input wire clk;

   input wire T;

   output reg Q;

   wire D;

   initial

   begin

      Q<=1'b0;

   end

   assign  D= T ^ Q;

      always @(negedge clk)

       begin

        Q<=D;

       end

endmodule

// 時間單位 100ns, 時間精確度100 ps

`timescale 100ns/100ps    

module Test_bench;

// Inputs

reg sysclk;

// Outputs

wire [3:0]Q;

// Instantiate the Unit Under Test (UUT)

mod_16_4bit_counter UUT (

    .sysclk(sysclk),

    .Q(Q) 

    );

   initial begin

    $monitor(sysclk,Q);

    // Initialize Inputs

    sysclk <= 1'b1;

      #400 $finish();

   end

    always #10 sysclk=~sysclk;

endmodule