Verilog HDL菜鸟学习笔记———一、初识Verilog
1、什么是Verilog
Verilog一般全称指Verilog HDL，是用于数字逻辑设计硬件描述语言HDL的一种，普遍认为另一种是VHDL。Verilog可以进行数字逻辑的仿真验证、时序分析、逻辑综合，具有描述电路连接、电路功能、在不同抽象级上描述电路、描述电路的时序，表达并行系等功能，是目前应用最广泛的一种硬件描述语言。同时，应注意不是所有的Verilog代码都能转化为实际电路的，学习语法要分辨清楚！那写可以转换成实际电路的，我们称为“可综合”；反之，另一种称为“不可综合”，下图为Verilog的发展历史。
2、为什么使用硬件描述语言
1）电路的逻辑工程容易理解；
2）便于计算机对逻辑进行分析处理；
3）把逻辑设计与具体电路实现分成两个独立的阶段来操作；
4）逻辑设计与实现工艺无关，逻辑设计的资源可以重复利用。
5）可以由多人共同更好更快的设计非常复杂的逻辑电路。
3、Verilog HDL和VHDL的比较异及Verilog的优势
1）Verilog起源于C语言，因此非常类似于C语言，容易掌握。
2）VHDL出现较晚，但标准化早，IEEE1706-1985标准。
3）VHDL格式严谨，多用于航天，军事等军工领域。
4）Verilog的优势主要在于结构语法比VHDL简单，学习起来更容易，仿真工具比较好使，测试激励模块更容易编写，且有较多的第三方工具支持。
Verilog可综合的语句主要是用于寄存器传输级（RTL）、逻辑门级（logic gate）以及开关电路级（switch）。至于算法级（algorithmic）和系统级（system）一般是做仿真验证的。
4、软核、固核、硬核以及IP（知识产权）的简单了解
1）软核：我们把功能经过验证的、可综合的、实现后电路结构总门数在5000门以上的Verilog HDL模型称之为软核（Softcore），而把由软核构成的期间称为虚拟器件。
2）固核：把在某一种现场可编程门阵列（FPGA）器件上实现的，经验证是正确的总门数在5000门以上电路结构编码文件，称之为固核。
3）硬核：把在某一种专用半导体集成电路工艺的（ASIC）器件上实现的经验证是正确的总门数在5000门以上的电路结构掩膜，称之为硬核。
4）IP（Intellectual
Property 知识产权）内核模块是一种预先设计好的甚至已经过验证的具有某种确定功能的集成电路、器件或部件。它有几种不同形式。IP内核模块有行为（behavior）、结构（structure）和物理（physical）3级不同程度的设计，对应有主要描述功能行为的“软IP内核(soft IP core)”、完成结构描述的“固IP内核(firm IP core)”和基于物理描述并经过工艺验证的“硬IP内核(hard IP core)”3个层次。这相当于集成电路（器件或部件）的毛坯、半成品和成品的设计技术。 5、Verilog与C语言异同
Verilog的某些语法是与C相似的。但只是形似，神是不同的！Verilog学习时候可以参考C，换句话说你有C的基础，学习Verilog很容易，但是你绝不能把它当做C，必须深入了解Verilog的本质。当然，也有人说，如果想学好Verilog，尽量忘记C吧！
6、Verilog HDL设计流程
1）自顶向下（Top-Down）设计
自顶向下的设计是从系统级开始，把系统级划分为若干个基本单元，然后再把每个基本单元划分为下一层次的基本单元，一直这样做下去，直到可以直接用EDA元件库的基本元件来实现。目前这种设计方式已经很少见了，只有模拟电路中还能见得到，数字电力中已经淘汰了这种设计。
2）层次管理的基本概念复杂数字逻辑电路和系统的层次化、结构化设计隐含着硬件设计方案的逐次分解。
3）具有模块的设计编译和仿真的过程
a）设计开发：即从编写设计文件－>综合到布局布线－>投片生成这样一系列步骤。
b）设计验证：也就是进行各种仿真的一系列步骤，如果在仿真过程中发现问题就返回设计输入进行修改。
c）设计流程：
上图注明：目前技术已经不需要电路图参与设计当中来。
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