使用Quartus-II 9.1SP2 + ModelSim 6.5b-Aletra + Altera DE2-115 FPGA開發平台，設計 8-bit ALU part1為例(FPGA開發平台)

使用Quartus-II 9.1SP2 + ModelSim 6.5b-Aletra + Altera DE2-115 FPGA開發平台，設計 8-bit ALU part1 為例(FPGA開發平台)

   

module DE2_115 (SW, LEDR, LEDG , CLOCK_50 ,KEY ,HEX0 ,HEX1 ,HEX2,HEX3,HEX4 ,HEX5 ,HEX6,HEX7, GPIO );
 input  [17:0] SW;   // toggle switches
 input  [7:0] KEY;       // Push bottom
 input  CLOCK_50;   //Clock 27MHz , 50Mhz
 output [17:0] LEDR;   // red  LEDS
 output [8:0] LEDG;   // green LEDs
 output [6:0] HEX0,HEX1,HEX2,HEX3; //7-segment display
 output [6:0] HEX4,HEX5,HEX6,HEX7; //7-segment display
 inout  [35:0] GPIO;
 assign HEX0=7'b111_1111;
 assign HEX1=7'b111_1111;
 assign HEX2=7'b111_1111;
 assign HEX3=7'b111_1111;
 assign HEX4=7'b111_1111;
 assign HEX5=7'b111_1111;
 assign HEX6=7'b111_1111;
 assign HEX7=7'b111_1111;
 
//reg8 (reset_n,EN, CLK, Din, Qout);
// input reset_n;
// input CLK;
// input EN,
// input [7:0] Din;
// output [7:0] Qout;
reg8 u0(KEY[0], SW[17],CLOCK_50,SW[7:0],LEDR[7:0]);
reg8 u1(KEY[0], SW[16],CLOCK_50,SW[7:0],LEDR[15:8]);
endmodule

//ALU_8bit_REG
module reg8 (reset_n,EN, CLK, Din, Qout);
input reset_n;
input CLK;
input EN;
input [7:0] Din;
output [7:0] Qout;
reg [7:0] Qout;
always @(posedge CLK , negedge reset_n )
begin
if (!reset_n)
Qout = 0;
else if (EN)
Qout = Din;
end
endmodule // reg8