Verilog D Latch

Verilog D Latch 

module D_Latch(en,D,Q,Qbar);
input en,D;
output reg Q,Qbar;

always@(en or D)
begin
if (en) begin
Q=D;
Qbar=~D;
end
else
Q=Q;
Qbar=Qbar;
end

endmodule

`timescale 100ns/1ns
module tb;

reg  en,D;
wire Q,Qbar;

D_Latch UUT(en,D,Q,Qbar);
initial begin
en=1'b1;D=1'b0;
#10;
en=1'b1;D=1'b1;
#10;
en=1'b0;D=1'b0;
#10;
en=1'b0;D=1'b1;
#10;
$stop;
end

endmodule