EXCESS3 To BCD Behavioral Level in Verilog

EXCESS3 To BCD  Behavioral Level in Verilog

module EX3_BCD8421(EX,Y);

input  [3:0]EX;  // EX  4位元輸入
output [3:0]Y;   // Y    4位元輸出
reg [3:0]Y;

always@(*)begin
 case (EX) 
    4'd0: Y=4'bZZZZ; 
    4'd1: Y=4'bZZZZ; 
    4'd2: Y=4'bZZZZ;   
    4'd3: Y=4'b0000; 
    4'd4: Y=4'b0001;
    4'd5: Y=4'b0010; 
    4'd6: Y=4'b0011;
    4'd7: Y=4'b0100; 
    4'd8: Y=4'b0101;
    4'd9: Y=4'b0110;
    4'd10: Y=4'b0111;
    4'd11: Y=4'b1000;   
    4'd12: Y=4'b1001;   
    default: Y=4'bZZZZ;     
 endcase

end
endmodule


// 時間單位 100ns, 時間精確度100 ps
`timescale 100ns/100ps
module TB;
/*
module EX3_BCD8421(EX,Y);
input  [3:0]EX;  // EX  4位元輸入
output [3:0]Y;   // Y    4位元輸出
*/
reg [3:0]EX= 4'b0000;   //  暫存器資料初值為‘0’

wire [3:0]Y;

integer i;

EX3_BCD8421 DUT (EX,Y);

initial begin
    for (i=0; i<16; i=i+1) begin
         EX = i;
         #20;
    end
    #20
     $stop;
end

endmodule