2012年9月30日 星期日

P3-15

module tribuff(dbus,enab,inputval);

    inout [3:0]dbus;
    input enab;
    input [3:0]inputval;
    assign dbus = enab ? inputval : 4'bZ;
endmodule
De2-70 實現 P3-15 功能











modelsim simulation


`timescale 1us/1us

module testbench();


// Inputs
    reg enab;
    reg inputval;

// Outputs
    wire dbus;


// Instantiate the UUT
// tribuff(dbus,enab,inputval);;

    tribuff tribuffer(
        .dbus(dbus), 
        .enab(enab), 
        .inputval(inputval)
        );

initial
 $monitor ($time, "enab=%b,inputval=%b,dbus=%b", enab,inputval,dbus);

initial //Initialize input signals
 begin
    inputval = 4'b0;   //0-50 
    enab = 0;
 end

initial 
 begin
   #50  enab=0 ; inputval=4'b1111;     //50-100  
   #50  enab=1 ; inputval=4'b1111;     //100-150
   #50  enab=0 ; inputval=4'b1010;     //150-200  
   #50  enab=1 ; inputval=4'b1010;     //200-250 
   #50  enab=0 ; inputval=4'b0101;     //250-300  
   #50  enab=1 ; inputval=4'b0101;     //300-350 
 end

initial #400 $finish;        //Complete simulation after 250us
  
endmodule




電路圖-----另一方法2 TINA

電路圖-----另一方法2

電子電路實習_ 002_ TINA 電子電路模擬軟體介紹(TINA 電子電路模擬軟體介紹)

https://isp.moe.edu.tw/resources/search_content.jsp?rno=677080&dtype=rss



 TINA電路模擬軟體
ćTINAPRO電路設計及模擬.ppt
檢視 下載
洪勝輝教師編製 2143k


č
TINA範列教學影片.avi
下載
洪勝輝教師編製 12712k


ĉ教學手冊.doc
檢視 下載
洪勝輝教師編製 123k


ĉ教學媒體操作手冊.doc
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洪勝輝教師編製 20k



https://sites.google.com/a/mcvs.tp.edu.tw/dian-ji/dian-ji-ke/jiao-xue-dang-an-qu

Eagle教學----電路圖 (另一方法)


Eagle教學----電路圖 (另一方法)


1.Eagle(Easily Applicable Graphical Layout Editor)

  • 德國公司Cadsoft所推出的Layout軟體 
  • 容易上手設計PCB板(printed circuit boards )線稿Layout軟體 
  • 免費版(Lite)功能強大,足夠一般使用 
  • Lite 板限定Layout面積為 (80x100mm),只支援 最多兩層 (Top and Bottom)。

  • 支援windows,Linux,Mac作業系統 
  • 大小約30多MB

Verilog Tutorial


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Enter tutorial you want to buy
 
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This Verilog tutorial was started a long time ago. Every time I update my web page, I make sure I add something new in the Verilog tutorial section. If you have been a frequent visitor, you should have noticed how these tutorial pages have improved. I hope some day this Verilog tutorial becomes a reference for all the engineers out there. Of course, new learners will always find this tutorial useful. All the examples have been simulated using Icarus Verilog simulator. Currently this website is getting more than 1 million hits every month.
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A special thanks to Paolo Franchetti for fixing grammar and spelling mistakes in Verilog tutorial.
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Important :This tutorial is best seen using firefox web browser and may not look well on Internet Explorer.
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  Introduction
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  Verilog In One Day
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  History Of Verilog
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  Design And Tool Flow
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  My first program in Verilog
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  Verilog HDL Syntax And Semantics
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  Gate Level Modeling
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  User Defined Primitives
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  Verilog Operators
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  Verilog Behavioral Modeling
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  Procedural Timing Control
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  Task And Functions
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  System Task and Function
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  Art of Writing TestBenches
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  Modeling Memories And FSM
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  Parameterized Modules
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  Verilog Synthesis Tutorial
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  Verilog PLI Tutorial
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  What's new in Verilog 2001
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  Assertions In Verilog
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  Compiler Directives
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  Verilog Quick Reference

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