Verilog SR latch

Verilog SR latch

module RS_Latch(

    input S,

    input R,

    output Q,

    output Qn

    );

wire Q_int, Qn_int;

assign Q_int = ~(S & Qn_int);

assign Qn_int = ~(R & Q_int);

assign Q = Q_int;

assign Qn = Qn_int;

endmodule

// 時間單位 100ns, 時間精確度100 ps

`timescale 100ns/100ps

module Test_bench;

    reg  S,R;

    wire Q,Qn;

RS_Latch  DUT(

.S(S),

.R(R),

.Q(Q),

.Qn(Qn) );

    

initial begin

    

    $monitor(S,R,Q,Qn);

    // Initialize Inputs

    S = 0;

    R = 1;

     

    // Add stimulus here

    #100 S = 0;

    #100 S = 1;

    #100 R = 0;

    #100 R = 1;

    #100 S = 0;

         R = 0;

    #100 S = 1;

         R = 1;

    #100 S = 0;

         R = 0;

    #100 ;  $stop;

end

endmodule