Verilog Code for Gray code to Binary

Verilog Code for Gray code to Binary

module gray2bin
        (input [3:0] G, //gray code output
         output [3:0] bin   //binary input
        );

assign bin[3] = G[3];
assign bin[2] = G[3] ^ G[2];
assign bin[1] = G[3] ^ G[2] ^ G[1];
assign bin[0] = G[3] ^ G[2] ^ G[1] ^ G[0];

endmodule

// 時間單位 100ns, 時間精確度100 ps
`timescale 100ns/100ps
module Test_bench;
reg [3:0] t_G = 4'b0000;   //  暫存器資料初值為‘0’

wire [3:0]t_bin;

integer i;

gray2bin  DUT(.G(t_G) , .bin(t_bin) );
// initial程序結構區塊, 產生A、B輸入信號波形
initial begin
    $monitor(t_G ,t_bin);
    for (i=0; i<16; i=i+1) begin
        {t_G} = i;
        #20;
    end
end

initial
begin
  #340;   // 模擬終止時間  200 ns
    $stop;
end


endmodule