附有致能的暫存器--適用於DE2-70

附有致能的暫存器

//Clock==> CLOCK_50 ;

//Q ==> LEDR[3:0] ;

//Reset==> KEY[0];

//Enable ==>SW[17];

module Ena_REG4(SW,KEY,LEDR,CLOCK_50);

input [17:0]SW;

input  [3:0]KEY;

input CLOCK_50;

output [17:0]LEDR;

EN_REG4 ( .CLR_B(KEY[0]), 

.D(SW[3:0]),

.CLK(CLOCK_50), 

.EN(SW[17]), 

.Q(LEDR[3:0]));

endmodule

/* EN_REG4 */

module EN_REG4 ( CLR_B, D, CLK, EN, Q );

input CLR_B, CLK, EN;

input [3:0] D;

output [3:0] Q;

reg [3:0] Q;

always @( posedge CLK or negedge CLR_B  )

if ( !CLR_B )

Q <= 0;

else if ( EN )

Q <= D;

endmodule